電快速瞬變脈衝（chōng）群(EFT)抑製方法

一、電快速瞬變脈衝群特點

電快速瞬變脈衝（chōng）群EFT是電氣和機電設備中常見的一種瞬態幹擾，是由繼電器、接觸器、電動機、變壓器（qì）等電感器件產生的（de）,是時間很短但（dàn）幅度很（hěn）大的電磁幹擾，是一連串的脈（mò）衝，可以（yǐ）在電路輸入端產生累計效應，使（shǐ）幹擾電平的（de）幅度最（zuì）終超過電路的噪聲門限，對電路形成幹擾。

電快速瞬變脈衝群（qún）由大量脈衝組成（chéng），具有如下特點：

1) 幅值在100V至數千（qiān）伏；

2) 脈衝頻率在1kHz至1MHz；

3) 單個脈衝的上升沿在納秒級，脈衝持續時間在幾（jǐ）十納秒（miǎo）至數毫秒；

4) EFT所形成的騷擾信號頻譜分補非常（cháng）寬，數字電路對它比較敏感，易受到幹擾（rǎo）。

二、電快速瞬變脈衝群常見抑製方法

1) 減小PCB接地線公共阻抗：增加PCB接地導線的麵積，減小電感量成分；

2) 加（jiā）接EFT電感（gǎn）瞬態幹擾抑製網絡：在電感元件上並接壓敏（mǐn）電阻、阻容電路（lù）、二極管、TVS管、背靠（kào）連（lián）接的穩壓二極（jí）管（guǎn）等；

3) 電（diàn）源（yuán）或信號幹擾源輸入口，使用濾波器或吸收器等濾波元器件，選（xuǎn）用磁珠的內徑越小、外徑越大、長度越長越好；

4) 電子元器（qì）件選擇時（shí），選用性能可靠的關鍵器件（jiàn）；最好做過芯片級（jí）的電磁（cí）兼容仿真試驗，質量可靠的元器件選用可提升對電快速瞬變脈衝信號的抑製能力（lì）；

4) PCB布局時，將幹擾源遠離敏感電路；

5) PCB布線時注意線（xiàn）纜的隔離，強弱電的布線隔離、信號線與功率線的隔離，各類走線要盡量短，

6) 正確（què）使用接地技術，減小（xiǎo）環路麵積（jī）；

7) 安裝瞬態幹擾吸收器；

8) 軟件設（shè）計時，考慮避免幹擾對係統的影響，軟件上應（yīng）正確檢測（cè）和處理告警信息，及時恢複產品的狀態；

9) I/O信號進出由*隔離的變（biàn）壓器或（huò）光耦連接，更（gèng）好的實（shí）現隔離；

10) 使用高阻抗的共模或差模電感濾波器

11) 使用（yòng）鐵（tiě）氧體磁環；

12) 在PCB層電源輸入位置（zhì）要（yào）做好濾波，通常采用的是大小電容組合，根據實（shí）際情況可以酌情再（zài）添加一級磁珠來濾除高頻信號；13) 組裝生產環節（jiē）中應嚴把（bǎ）質量關，做好生產（chǎn）工藝流程控（kòng）製，盡量保證產品質量的（de）一致性，減少（shǎo）因個（gè）別（bié）產（chǎn）品質量問題帶來的測試不合格現象；

1、電源電路抗幹擾設計

1) 變壓器（qì）及穩壓模塊應就近安裝在交流電源進入係統的（de）地方；

2) 強電輸（shū）送線絕不能在係統內亂布；

3) 電源供電線應盡量短，板間連接（jiē）線使用雙絞線；

4) 交流輸入、功率繼電器（qì）、電源濾波器、電源變（biàn）壓器等幹擾源電路（lù）應與係統穩壓後的（de）5V、3.3V等布線嚴格分開並進行有效隔離；

5) 穩壓電源輸出並接電解電容及0.01uF左右陶（táo）瓷電容和二（èr）極（jí）管；

2、PCB布局抗幹擾設計

1) 主控部分和外圍設備按各自體係要有明顯界限（xiàn），不能（néng）混裝（zhuāng），即使係（xì）統隻有一塊印製板，也要分模塊（kuài）設計，模塊間（jiān）做（zuò）好隔離；

2) 大功率低速電路、模擬電路和數字電路應分開布局，大功率器件應與小信（xìn）號電（diàn）路分（fèn）開，如功率繼電器要與主控模塊及弱點驅動模塊隔離，使相互（hù）間的信號耦合最小；

3) 各部件之間引（yǐn）線要盡量短，噪聲敏感器件盡量縮短連接的信號線；

4) 發熱量（liàng）大的器件如電源芯片、單片（piàn）機、RAM等應盡量安排在不影響（xiǎng）敏感電路的地方及通風冷卻較好（hǎo）的地方，電路板豎直放置時，發熱量大（dà）的器件應放置在（zài）最上邊。

5) 晶振與CPU時鍾輸入端，要相互靠近；

6) 易產生噪聲的器件、小電流電路（lù）、大電流電路等（děng）應盡（jìn）量遠離（lí）邏輯電路，如果有（yǒu）可能，應分（fèn）開做印製電路板（bǎn）；

7) 盡可能縮短高（gāo）頻元器件之間的（de）連（lián）線，設法（fǎ）減少它們的分布參數和相（xiàng）互（hù）間的電磁幹擾；易受幹擾的元器件不能相互靠得太近，輸入和輸出元器件應盡量遠離；

8) 按功能模塊對電路板進行分區，把有幹擾的電源、接地層（céng）和其它功能區與無幹擾的或靜態的區域分（fèn）開；每個功能模塊分區元器（qì）件放（fàng）置應相互靠近，布（bù）線長度最短；

9) DC/DC模塊、開關元器件和整（zhěng）流器應盡可能靠近變壓器（qì）放置；

10) 電磁（cí）幹擾濾波器要盡可能靠近電（diàn）磁幹擾源，並放在同一塊電路板上；

11) 調壓元器件（jiàn）和（hé）濾波電容器應盡可能靠近整流二（èr）極管放置；

12) 印製電（diàn）路（lù）板按頻率和電流開關特（tè）性分區，噪聲元器件和非噪聲元器件距離盡（jìn）量遠；

13) 對噪聲敏感的布（bù）線不要與（yǔ）大電流和高速開（kāi）關（guān）線平行；

14) 連（lián）接器（qì）、接插件（jiàn）應布置（zhì）在電（diàn）路板一（yī）側，盡量避（bì）免從兩側引出電纜，減少共模輻射；

3、PCB布線抗幹擾設計

1) 電路板的層數根據係統電源網絡、強弱信號網絡等因素來確定；在電（diàn）路板層數允許的情況下，可設置獨立的電源層（céng）和地層；

2) 數字電路和模擬電路要分開接地；數字電路的（de）地可構成（chéng）閉環以提高抗幹擾性能（néng），地平麵一般做（zuò）接地處理，並作為基本（běn）電平參考點，地（dì）平麵屏（píng）蔽效果優於（yú）電源平麵。

3) 元器件布局後（hòu），先布地（dì）線（xiàn）、電源線、然後布高速信號線；數字電路地（dì）線（xiàn）采用網格結構（gòu）

4) 電（diàn）源線應盡量靠近地線（xiàn），減小差模輻射的環路麵積，有利於減小電路間幹擾；

5) 時鍾線與信號線之間用地線隔離，關鍵信號線之間用地線隔離，減小環路麵積，可有（yǒu）效地抑製相鄰新號線路之間的耦合；

6) 避免印製電路板導（dǎo）線的不連續性（xìng），布線寬度不（bú）要突變（biàn），防止導線阻抗突變引（yǐn）發信號反射和駐波，布線不要突然拐角，避免直角和銳角布線；

7) 電源線和地線要盡量寬（kuān）、短、直，以減（jiǎn）小阻抗（kàng）；

8) 時鍾信（xìn）號（hào）發（fā）生器（qì）電路應盡量靠近使用時鍾的（de）器件，時鍾線要盡量短，晶振外殼要接地，石英晶體及對噪聲（shēng）敏感器件下麵不（bú）要走線，用地線把時（shí）鍾區圈（quān）起來；

9) 電源線和地線加接去（qù）耦電容，盡（jìn）量加寬電（diàn）源（yuán）導線寬度，采用（yòng）大麵積接地；電源輸入端跨（kuà）接100uF左（zuǒ）右的電解電容，每個IC處布置一個0.01uF的瓷片（piàn）電容。去耦電容值的選區可按C=1/f計算，及10MHz取0.1uF，單片機係統一般取0.01uF—0.1uF；

10) 印製板中的接觸器、繼電器、按鈕等元器件，操作時易產（chǎn）生（shēng）火花放電，采用RC回路來吸收放電電流，一般（bān）R取值1—2K，C取值2.2—4.7uF；

11) 單片機等芯片CMOS電（diàn）路輸入阻抗（kàng）很高，且易受靜電感應，對不用的端口通過電阻接地或接正電源；

12) 高速信號布線的過孔孔徑盡量小，高速並行線每根信號（hào）線的過孔數盡量保持相同（tóng）；

13) 避（bì）免有過長的平行信號線，頂層和底層（céng）的布線（xiàn）相互垂直；

14) 數字地與模擬（nǐ）地要*分開，單（dān）點共地；

15) 光（guāng）耦（ǒu）隔離處把原、副*隔離開；

16) 變壓（yā）器、開關電源，高頻器（qì）件下麵盡量不要走線