靜電原理及整改建議

一：靜電放（fàng）電

具有不同靜電電位的物（wù）體相互靠近或直接接觸引起的電荷轉移。（見GB/T 4365-2003）

二：ESD抗擾度測試（shì）實質

從ESD測試配置可（kě）以看出，在進行（háng）ESD測試時，需要將靜電槍的接地線接至參考接地板（參考接地（dì）板接安全地），EUT放置於參考接地板之上（shàng）（通過台麵或0.1m高的支（zhī）架），靜電放（fàng）電槍頭指向EUT中各種可能會被手觸摸到的部位或水平（píng）耦合板和垂直耦（ǒu）合板，就決定（dìng）了ESD測試（shì）時一種以共模（mó）為主的抗（kàng）擾度測（cè）試，因為ESD最終總要流向（xiàng）參考接地板。

ESD幹擾原理也可以從兩方麵來講。首先，當靜電放（fàng）電現象發生在EUT中被（bèi）測部位（wèi）時，伴隨著ESD放電電流也將產生，分析這些ESD放電電流波形的上升沿時間會在1ns以下（xià），這意（yì）味著（zhe）ESD是一種高頻現（xiàn）象。ESD 電流路徑與大小不但由EUT內部實際連接關係（這部分連接主要在電路原理圖中體現）決定（dìng），而且還會受這種分（fèn）布參數的影響。

事實（shí）上，在施加靜電的過程中，會產生（shēng）多種電容，比如放電點（diǎn）與內部電路之間的寄生電（diàn）容、電纜與（yǔ）參考接地板（bǎn）之間的（de）電容、和EUT殼體與參考接地板之間的電容等等。這些電容的大小都（dōu）會影響各條路徑上的ESD電流大小。設想一下，如果有一條ESD電流（liú）路徑包含了產品內部工作電路，那（nà）麽該產品在進行ESD測試時受（shòu）ESD的影響就會很大；反之（zhī）則更容易通過ESD測試。可見，如果產品（pǐn）的設計能夠（gòu）避免ESD共（gòng）模電流流過產品內部電路（lù），那麽這個產品的抗ESD幹（gàn）擾的設計是成功的，ESD抗擾（rǎo）度測試實質上包含了一個瞬態共模（mó）電流（ESD電流）流過產品。

三：靜電放電可能產（chǎn）生的損壞和故障

①穿透元器件內部薄的（de）絕緣層，損毀MOSFET和CMOS的元器件柵極；

②CMOS器件中的觸發器鎖死；

③短路反偏的PN結；

④短路正向（xiàng）偏（piān）置的（de）PN結；

⑤熔化有源器件內部的焊接線（xiàn）或鋁線（xiàn）。

四：防護建議

（1）PCB周圍的做一圈環地作為電源地（如下圖所示），其它走線在內側。

（2）數字地和電源（yuán）地進行隔離處理（加10nF電容）。

（3）地盡量完（wán）整，如果條件允許的話，主芯片的地盡量不要分割，接地導體的（de）電（diàn）連續性設計對提高係（xì）統的抗ESD能力極（jí）為重要。

（4）對（duì）於PCB上的金屬體，一定要直（zhí）接或間接地接到地平麵（miàn）上，不要（yào）懸空（kōng）。另外，對於較敏感的電路或芯片，在布局時盡量（liàng）遠離ESD放電點（diǎn）。

（5） 針對比較敏感的電路或芯片，在信號線上加瞬態抑製保護器件進行保護，可以先預留保護器件的位置。

①：USB口（兩根信號線和（hé）一根電源線一根地線）

防護方案：

封裝SOT-143，電壓（yā）5V。

②：DC 5V電源口

正對地加雙向保（bǎo）護器件（電壓6V，封裝SOD-214AA，功率720W）

③：複位芯片：複位信號對地加超低容（róng）值ESD（電壓5V，容值小於1pF，封裝0402），上拉3.3V對地加低容值ESD（電（diàn）壓5V，容值10pF，封裝0402）。

④：Flash芯片：1、2、3、5、6、7腳對地加超低容（róng）值ESD（電（diàn）壓5V，容值小於1pF，封裝0402），8腳（電源腳）對（duì）地加低容值ESD（電壓5V，容值10pF，封裝0402）

⑤：觸摸IC：9、10、17、18腳對地加超低容值ESD（電壓5V，容（róng）值小於1pF，封裝0402）

⑥：旋鈕：信號口對地加低容值（zhí）ESD（電壓5V，容值10pF，封裝0402）

⑦：顯示部分：信（xìn）號口對地留ESD位置（電壓5V，容值10pF，封裝0402）

⑧：溫度采集IC：信號口對地加超（chāo）低容值ESD（電壓5V，容值小（xiǎo）於1pF，封（fēng）裝0402）